SuperSPARC
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Der SuperSPARC ist ein von Sun Microsystems entworfener superskalarer Mikroprozessor. Da Sun jedoch nicht über die geeigneten Fertigungsstätten verfügte, wurden die Prozessoren in den Hallen von Texas Instruments gefertigt.
Die ersten Prozessoren mit dem Codenamen Viking wurden im 1991 angekündigt, jedoch begann die Auslieferung der ersten SparcStation 10 erst im Mai 1992. Im laufe des Jahres 1994 wurde der leicht verbesserte Nachfolger SuperSPARC II vorgestellt.
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[Bearbeiten] Geschichte
Nachdem Plattformwechsel zur Sun4 Serie 1987 gestartet wurde, begann kurz darauf die Entwicklung eines Multiprozessorfähigen Nachfolgers der aktuellen SPARC V7 Generation. Ziel war es, ein modernen superskalaren Prozessor zu entwickeln, der nach Anwendungsanalysen von Sun am effektivsten bei 3 Befehlen pro Takt arbeitet, einen integrierten Cache und eine möglichst effektive Pipeline besitzt. Neben den bereits erwähnten Punkten bot dieses Prozessorkonzept, gegenüber dem Vorgänger, außerdem eine integrierte Floating Point Unit und die Anbindung eines Cache Controllers. Dieser wiederum sollte die Möglichkeit haben einen großen L2-Cache anzusprechen. Der Produktionsbeginn sollte bereits 1990 erfolgen, wurde aber aufgrund Schwierigkeiten bei der Herstellung immer wieder verschoben.
[Bearbeiten] Architektur
Dem Mikroprozessor basiert auf den Spezifikationen der SPARC V8 Prozessorarchitekur und erbt daher alle Eigenschaften. Das Grundgerüst bildet ein dreifach superkalarer 32bit Prozessorkern mit zwei Integer Units (IU) und einer Floating Point Unit (FPU). Die Integer Units verfügen über eine 4 stufige Pipeline und ermöglicht es dem SuperSPARC bis zu 2 Ganzzahloperationen durchzuführen. Dieser hohe Durchsatz wird in realen Situationen, aufgrund von Programmverzweigungen und Datenabhängigkeiten, nur selten erreicht. Um jedoch die maximale Ausbeute zu erhöhen wurden die Techniken Branch Prediction und Data Forwarding im Prozessor implementiert.
Die Floating Point Unit besteht aus zwei unabhängigen Pipelines, einem Floating Point Adder (FADDER) für Addition, Subtraktion und Logische Operationen, einen Floating Point Multiplier (MULTIPLIER) für Multiplikationen und einem Floating Point Controller. Dieser ist der zentrale Punkt der FPU, denn er entnimmt jeden Fließkommabefehl aus der letzten Piplelinestufe der IU und füllt damit die entsprechende Fließkommapipelin, abhängig davon um welche Fließkommaoperation es sich handelt.
Wie jeder SPARC verfügt der SuperSPARC über ein großes Registerfeld von 128 Ganzzahl- und 32 Fließkomma-Registern die nicht direkt, sondern nur über das entsprechende Registerfenster angesprochen werden können. Daneben existieren noch 8 globale Register.
Der SuperSPARC II verbesserte einige Aspekte des Designs. So erhielt die Floating Point Unit eine weitere Einheit, dem Floating Point Divide/Square Root (FDS) für Division- und Quadratwurzel-Berechnungen und somit auch eine dritte Pipeline. Außerdem wurde das Integer Registerfeld überarbeitet um die Taktrate leichter zu erhöhen.
[Bearbeiten] Modelle
[Bearbeiten] SuperSPARC (Viking)
- L1-Cache : 20 KB (Daten) + 16 KB (Instruktionen)
- L2-Cache : kein, 1 MB oder 2 MB
- SPARC V8
- MBus/XBus
- Erscheinungsdatum: 1991
- Fertigungstechnik: 0.8 µm BiCMOS
- Transistoranzahl: 3.1 Millionen
- Taktraten: 33-60 Mhz
- Modellnummern
- SM20: 1 CPU, kein L2-Cache, 33 Mhz Bus: 33 Mhz
- SM21: 1 CPU, 1 MB L2-Cache, 33 Mhz Bus: 33 Mhz
- SM30: 1 CPU, kein L2-Cache, 36 Mhz Bus: 36 Mhz
- SM40: 1 CPU, kein L2-Cache, 40 Mhz Bus: 40 Mhz
- SM41: 1 CPU, 1 MB L2-Cache, 40 Mhz Bus: 40 Mhz
- SM50: 1 CPU, kein L2-Cache, 50 Mhz Bus: 50 Mhz
- SM51: 1 CPU, 1 MB L2-Cache, 40 Mhz Bus: 50 Mhz
- SM51-2: 1 CPU, 2 MB L2-Cache, 40 Mhz Bus: 50 Mhz
- SM52: 2 CPU, 1 MB L2-Cache, 40 Mhz Bus: 45 Mhz
- SM52X: 2 CPU, 1 MB L2-Cache, 40 Mhz Bus: 50 Mhz
- SM61: 1 CPU, 1 MB L2-Cache, 50 Mhz Bus: 60 Mhz
- SM61-2: 1 CPU, 2 MB L2-Cache, 50 Mhz Bus: 60 Mhz
[Bearbeiten] SuperSPARC II (Voyager)
- L1-Cache : 20 KB (Daten) + 16 KB (Instruktionen)
- L2-Cache : 1 MB oder 2 MB
- SPARC V8
- MBus/XBus
- Erscheinungsdatum: 1994
- Fertigungstechnik: 0.8 µm BiCMOS
- Transistoranzahl: 3.1 Millionen
- Taktraten: 75-90 Mhz
- Modellnummern
- SM71: 1 CPU, 1 MB L2-Cache, 50 Mhz Bus: 75 Mhz
- SM81: 1 CPU, 1 MB L2-Cache, 50 Mhz Bus: 85 Mhz
- SM81-2: 1 CPU, 2 MB L2-Cache, 50 Mhz Bus: 85 Mhz
- SM91-2: 1 CPU, 2 MB L2-Cache, 50 Mhz Bus: 90 Mhz
[Bearbeiten] Quellen
[Bearbeiten] Literatur
- SPARC International Inc.: The SPARC Architecture Manual Version 8, 1991
- Sun Microsystems Computer Corporation: The SuperSPARC Microprocessor - Technical White Paper, 1992
- Sun Microsystems Computer Corporation: The SuperSPARC II Microprocessor - Technical White Paper, 1995
